——王浪 應(yīng)用工程師
Silicon Labs ((芯科實(shí)驗(yàn)室有限公司，簡(jiǎn)稱Silicon Labs)) TIMING 產(chǎn)品推出市場(chǎng)以來，因其優(yōu)異的去抖性能、靈活的任意頻點(diǎn)的配置、比競(jìng)爭(zhēng)對(duì)手縮短一半的交貨周期而獲得廣泛的應(yīng)用。Silicon Labs 專利DSPLL技術(shù)作為每一款Silicon Labs TIMING 產(chǎn)品的核心，使Silicon Labs產(chǎn)品具有了超越競(jìng)爭(zhēng)對(duì)手的優(yōu)異性能。下面將詳細(xì)介紹DSPLL 的原理和特點(diǎn)。
1． DSPLL 的原理
這項(xiàng)技術(shù)運(yùn)用DPS 高速運(yùn)算替代通常采用的分離器件搭建的鎖相環(huán)濾波電路。由于不需要外接器件，單板的噪聲對(duì)鎖相環(huán)影響降低到最低。這項(xiàng)數(shù)字技術(shù)能夠在溫度，電壓變化和外圍MCU不同的情況下提供高度的穩(wěn)定性和一致性。下圖是DSPLL 一個(gè)簡(jiǎn)單功能框圖。
DSP運(yùn)算處理 Phase Detector 的相差脈沖，產(chǎn)生一個(gè)數(shù)字頻率控制字M 來調(diào)制一個(gè)數(shù)字控制的時(shí)鐘DCO。數(shù)字分頻器N1,N2,N3 都有很大的范圍，這樣可以是在一個(gè)輸入頻率下，產(chǎn)生近似任意頻率的輸出。具有DSPLL技術(shù)的窄環(huán)路帶寬產(chǎn)品(Si5316, Si5319, Si5323, Si5326, Si5366, and Si5368) 提供超低的輸出抖動(dòng)和極強(qiáng)的抖動(dòng)衰減性能。對(duì)于那些需要多路低抖動(dòng)時(shí)鐘頻率轉(zhuǎn)換的應(yīng)用，寬環(huán)路帶寬的產(chǎn)品(Si5322, Si5325, Si5365, and Si5367) 是一種很好的選擇。
2． DSPLL帶來的優(yōu)勢(shì)
（1）極低的輸出抖動(dòng) 0.3ps RMS 抖動(dòng)。
（2）寬范圍的輸入頻率和輸出頻率。
輸入頻率：2KHz-710MHz
輸出頻率：2KHz-1.4GHz
由于數(shù)字分頻器都有很大的范圍，才能保證寬范圍的輸入和輸出頻率。在搭建復(fù)雜的時(shí)鐘系統(tǒng)的時(shí)候，特別是作為一個(gè)時(shí)鐘平臺(tái)，應(yīng)用在各種場(chǎng)合，只需要改變軟件和pin的管腳配置就可以完成，而競(jìng)爭(zhēng)對(duì)手的芯片，就需要改變芯片的型號(hào)，重新進(jìn)行設(shè)計(jì)。
（3） 可調(diào)的環(huán)路帶寬。 60Hz-8.4KHz，采用DSP 技術(shù)來做PLL的低通濾波器，帶來一個(gè)非常大的好處就是可以通過改變寄存器來調(diào)節(jié)環(huán)路帶寬，適用于多種信號(hào)質(zhì)量的環(huán)境。
（4） 極低的相噪指標(biāo)。 采用芯片內(nèi)部集成濾波器，可以有效的降低來自單板的噪聲干擾。
（5） 集成度高，簡(jiǎn)化了鎖相環(huán)的設(shè)計(jì)和布板
傳統(tǒng)的鎖相環(huán)芯片，需要客戶自己來設(shè)計(jì)低通的濾波器，還要做好低通濾波器的EMC 的防護(hù)措施,布板的時(shí)候也需要特別的注意。由于Silicon Labs PLL外圍基本上沒有什么器件，僅有一個(gè)作為reference 的時(shí)鐘輸入。芯片的設(shè)計(jì)有DSPLLsim軟件完成配置，布板沒有強(qiáng)制性要求。
3． 基于DSPLL技術(shù)的XO和VCXO介紹
（1）Silicon Labs XO和VCXO 的特點(diǎn)
VCXO 和XO產(chǎn)品有任意定制頻率的單路，雙路，四路輸出系列。輸出頻率范圍10MHz-1.4GHz，可以任意定制。
——極低的輸出抖動(dòng)和PSRR:
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來源：世強(qiáng)電訊
http:www.toastsoft.com/news/2010-6/2010630134134.html
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